芯片设计突破：Verkor 智能系统十二小时完成处理器架构
Verkor 设计指挥器从简短规格文档出发，在十二小时内产出经过完整验证的布局就绪处理器文件，将传统长达一年半至三年的芯片开发流程压缩至单日，展现了自动化设计的技术实力。
TL;DR
Verkor 的设计指挥器（Design Conductor）AI 智能体（AI Agent）仅用 12 小时就从一份 219 词的规格文档自主生成了完整且经过验证的 RISC-V CPU。输出结果是布局就绪的 GDSII 文件，传统上这需要 18-36 个月的工程工作量。
核心数据
- 主体：Verkor（AI 芯片设计初创公司）
- 事件：设计指挥器 AI 智能体从 219 词规格文档在 12 小时内产出完整 RISC-V CPU
- 时间：2026 年 5 月演示，计划在 DAC 大会上进行 FPGA 实现
- 影响：设计周期从 18-36 个月压缩至 12 小时（1000 倍以上加速）
事件概述
Verkor 宣布其设计指挥器 AI 智能体成功设计了一款名为 VerCore 的完整 RISC-V CPU，起点仅是一份简短的 219 词需求文档。系统在 12 小时内产出了经过验证的、布局就绪的 GDSII 文件——这是芯片制造的行业标准格式。
据 IEEE Spectrum 报道，设计过程消耗了”数百亿 Token”，表明需要大量计算资源。该公司计划在即将举行的设计自动化大会（DAC）上将该设计在 FPGA 硬件上实现，进行现场演示。
传统半导体设计周期跨越 18 至 36 个月，涉及大型工程团队完成规格定义、架构设计、逻辑设计、验证和物理布局等阶段。Verkor 的系统将整个工作流程压缩为单日的自动化处理。
影响分析
此次演示代表了硬件设计方法论的显著加速，但仍需注意以下要点：
- 设计输出质量：GDSII 文件经过验证且布局就绪，意味着通过了设计规则检查和功能验证
- 尚未经硅验证：该设计尚未制造或在实际硅片上测试
- 计算成本：过程需要数百亿 Token，表明基础设施需求巨大
- 验证瓶颈：人类工程师仍需在制造前验证 AI 的输出
Tom’s Hardware 指出，这并非首个 AI 设计的芯片，但它是从规格到 GDSII 输出的端到端自动化 CPU 设计最完整的演示之一。
| 指标 | 传统方式 | Verkor 设计指挥器 |
|---|---|---|
| 设计周期 | 18-36 个月 | 12 小时 |
| 输入规格 | 详细规格文档（数月） | 219 词 |
| 输出格式 | GDSII（手动） | GDSII（自动） |
| 硅片状态 | 各异 | 尚未制造 |
🔺 独家情报：别处看不到的洞察
置信度: 高 | 新颖度评分: 88/100
媒体报道聚焦于”12 小时对比 18 个月”的吸睛对比，但计算需求揭示了更微妙的故事。“数百亿 Token”的消耗表明这并非轻量级过程——相当于处理数百万页文档。以当前 Token 定价，单次设计运行可能仅计算成本就需数万美元，这将其定位为企业级工具而非大众化设计平台。此外，GDSII 输出与硅验证之间的差距仍是关键验证步骤；DAC 大会上的 FPGA 演示将首次真正测试 AI 生成的逻辑是否实际可用。
关键影响：Verkor 的方法以计算成本换取设计时间，将芯片开发的经济学从劳动密集型转向计算密集型——这一权衡有利于拥有云资源的大型企业，而非小型团队。
趋势展望
直接影响落在成熟企业和初创公司的半导体设计团队上。之前需要 12-18 个月进行初始设计迭代的团队现在可以在数天内探索多种架构方案，设计空间探索阶段可能加速 10-100 倍。
然而，这项技术引入了新的依赖。设计验证仍是人机协同过程，缺乏硅验证结果意味着风险概况与传统方法不同。DAC 大会上计划的 FPGA 演示将首次公开验证生成的逻辑是否正确运行。
中期轨迹取决于能否在保持输出质量的同时降低计算成本。如果 Token 消耗随设计复杂度线性增长，大型 SoC 可能需要难以承受的计算预算。如果 Verkor 展示出次二次方扩展，该方法将成为主流半导体开发的可行路径。
对于 RISC-V 生态系统而言，自动化设计工具可以降低定制处理器实现的门槛，无需传统多年开发周期即可实现更多领域专用架构。
相关报道：
- Jama Connect 首款集成 MCP 服务器的工程管理软件 — MCP 生态扩展至企业工程系统
- Microsoft Agent Framework 1.0 正式版统一 AutoGen 和 Semantic Kernel — 多智能体编排整合
- Isomorphic Labs AI 设计药物进入人体试验 — AI 设计分子从仿真走向临床验证
Sources
- AI Designs a Complete RISC-V CPU in 12 Hours — IEEE Spectrum, May 2026
- AI Agent Designs Complete RISC-V CPU from 219-Word Spec — Tom’s Hardware, May 2026
- AI Agent Designed Complete RISC-V CPU from Scratch — TechSpot, May 2026
- AI Designs Full RISC-V CPU in 12 Hours — Cloud News, May 2026
芯片设计突破：Verkor 智能系统十二小时完成处理器架构
Verkor 设计指挥器从简短规格文档出发，在十二小时内产出经过完整验证的布局就绪处理器文件，将传统长达一年半至三年的芯片开发流程压缩至单日，展现了自动化设计的技术实力。
TL;DR
Verkor 的设计指挥器（Design Conductor）AI 智能体（AI Agent）仅用 12 小时就从一份 219 词的规格文档自主生成了完整且经过验证的 RISC-V CPU。输出结果是布局就绪的 GDSII 文件，传统上这需要 18-36 个月的工程工作量。
核心数据
- 主体：Verkor（AI 芯片设计初创公司）
- 事件：设计指挥器 AI 智能体从 219 词规格文档在 12 小时内产出完整 RISC-V CPU
- 时间：2026 年 5 月演示，计划在 DAC 大会上进行 FPGA 实现
- 影响：设计周期从 18-36 个月压缩至 12 小时（1000 倍以上加速）
事件概述
Verkor 宣布其设计指挥器 AI 智能体成功设计了一款名为 VerCore 的完整 RISC-V CPU，起点仅是一份简短的 219 词需求文档。系统在 12 小时内产出了经过验证的、布局就绪的 GDSII 文件——这是芯片制造的行业标准格式。
据 IEEE Spectrum 报道，设计过程消耗了”数百亿 Token”，表明需要大量计算资源。该公司计划在即将举行的设计自动化大会（DAC）上将该设计在 FPGA 硬件上实现，进行现场演示。
传统半导体设计周期跨越 18 至 36 个月，涉及大型工程团队完成规格定义、架构设计、逻辑设计、验证和物理布局等阶段。Verkor 的系统将整个工作流程压缩为单日的自动化处理。
影响分析
此次演示代表了硬件设计方法论的显著加速，但仍需注意以下要点：
- 设计输出质量：GDSII 文件经过验证且布局就绪，意味着通过了设计规则检查和功能验证
- 尚未经硅验证：该设计尚未制造或在实际硅片上测试
- 计算成本：过程需要数百亿 Token，表明基础设施需求巨大
- 验证瓶颈：人类工程师仍需在制造前验证 AI 的输出
Tom’s Hardware 指出，这并非首个 AI 设计的芯片，但它是从规格到 GDSII 输出的端到端自动化 CPU 设计最完整的演示之一。
| 指标 | 传统方式 | Verkor 设计指挥器 |
|---|---|---|
| 设计周期 | 18-36 个月 | 12 小时 |
| 输入规格 | 详细规格文档（数月） | 219 词 |
| 输出格式 | GDSII（手动） | GDSII（自动） |
| 硅片状态 | 各异 | 尚未制造 |
🔺 独家情报：别处看不到的洞察
置信度: 高 | 新颖度评分: 88/100
媒体报道聚焦于”12 小时对比 18 个月”的吸睛对比，但计算需求揭示了更微妙的故事。“数百亿 Token”的消耗表明这并非轻量级过程——相当于处理数百万页文档。以当前 Token 定价，单次设计运行可能仅计算成本就需数万美元，这将其定位为企业级工具而非大众化设计平台。此外，GDSII 输出与硅验证之间的差距仍是关键验证步骤；DAC 大会上的 FPGA 演示将首次真正测试 AI 生成的逻辑是否实际可用。
关键影响：Verkor 的方法以计算成本换取设计时间，将芯片开发的经济学从劳动密集型转向计算密集型——这一权衡有利于拥有云资源的大型企业，而非小型团队。
趋势展望
直接影响落在成熟企业和初创公司的半导体设计团队上。之前需要 12-18 个月进行初始设计迭代的团队现在可以在数天内探索多种架构方案，设计空间探索阶段可能加速 10-100 倍。
然而，这项技术引入了新的依赖。设计验证仍是人机协同过程，缺乏硅验证结果意味着风险概况与传统方法不同。DAC 大会上计划的 FPGA 演示将首次公开验证生成的逻辑是否正确运行。
中期轨迹取决于能否在保持输出质量的同时降低计算成本。如果 Token 消耗随设计复杂度线性增长，大型 SoC 可能需要难以承受的计算预算。如果 Verkor 展示出次二次方扩展，该方法将成为主流半导体开发的可行路径。
对于 RISC-V 生态系统而言，自动化设计工具可以降低定制处理器实现的门槛，无需传统多年开发周期即可实现更多领域专用架构。
相关报道：
- Jama Connect 首款集成 MCP 服务器的工程管理软件 — MCP 生态扩展至企业工程系统
- Microsoft Agent Framework 1.0 正式版统一 AutoGen 和 Semantic Kernel — 多智能体编排整合
- Isomorphic Labs AI 设计药物进入人体试验 — AI 设计分子从仿真走向临床验证
Sources
- AI Designs a Complete RISC-V CPU in 12 Hours — IEEE Spectrum, May 2026
- AI Agent Designs Complete RISC-V CPU from 219-Word Spec — Tom’s Hardware, May 2026
- AI Agent Designed Complete RISC-V CPU from Scratch — TechSpot, May 2026
- AI Designs Full RISC-V CPU in 12 Hours — Cloud News, May 2026
相关情报
OpenAI Jalapeño芯片问世：博通定制推理芯片如何瞄准成本减半与算力自主
OpenAI与博通联合发布Jalapeño定制LLM推理ASIC，9个月完成开发。测试显示较AI GPU节省约50%推理成本，计划2026年底部署上线。博通730亿美元订单储备揭示定制芯片转型中代工合作伙伴占据最有利结构性位置。
Zyphra 获 5 亿美元 B 轮融资联手 AMD 挑战英伟达 AI 算力霸主地位
Zyphra 完成 5 亿美元 B 轮融资，估值达 50 亿美元，AMD 作为战略投资方深度参与。这是首个完全基于 AMD Instinct GPU 构建的大规模人工智能平台，标志着企业级 AI 基础设施首次脱离英伟达生态系统独立运营，为企业提供了供应链多元化的新选择。
英伟达发布新一代 GPU 架构，模型推理成本相较上一代降低十倍
英伟达发布 Rubin GPU 平台，相较 Blackwell 架构实现混合专家模型推理成本降低十倍。集成 Vera CPU 的 3360 亿晶体管架构计划于 2026 年下半年量产，重新定义企业级人工智能工作负载经济性。